発表論文・表彰リスト

密山 幸男
2020年 6月

[ 学会誌等採択論文 ]

  1. Y. Mitsuyama, T. Asada, and M. Eguchi, "Measurement of Variations in FPGAs under Various Load Conditions," IPSJ Transaction on System LSI Design Methodology, Vol. 13, pp. 39-41, Feb. 2020.

  2. H. Ochi, K. Yamaguchi, T. Fujimoto, J. Hotate, T. Kishimoto, T. Higashi, T. Imagawa, R. Doi, M. Tada, T. Sugibayashi, W. Takahashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, J. Yu, and M. Hashimoto, "Via-Switch FPGA: Highly Dense Mixed-Grained Reconfigurable Architecture with Overlay Via-Switch Crossbars," IEEE Transactions on VLSI Systems, Vol. 26, No. 12, pp.2723-2736, Dec. 2018.

  3. H. Hihara, A. Iwasaki, M. Hashimoto, H. Ochi, Y. Mitsuyama, H. Onodera, H. Kanbara, K. Wakabayashi, T. Sugibayashi, T. Takenaka, H. Hada, M. Tada, M. Miyamura, and T. Sakamoto, "Sensor Signal Processing Using High-Level Synthesis with a Layered Anchitecture," IEEE Embedded Systems Letters, Vol. 10, No. 4, Dec. 2018.

  4. H. Konoura, D. Alnajjar, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, K. Wakabayashi, M. Hashimoto, T. Onoye, and H. Onodera, "Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-based Design and Its Irradiation Testing," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no. 12, pp. 2518-2529, Dec. 2014.

  5. H. Konoura, T. Kameda, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "NBTI Mitigation Method by Inputting Random Scan-In Vectors in Standby Time," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no.7, pp. 1483-1491, July 2014.

  6. H. Konoura, T. Imagawa, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Comparative Evaluation of Lifetime Enhancement with Fault Avoidance on Dynamically Reconfigurable Devices," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no.7, pp. 1468-1482, July 2014.

  7. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Set Pulse-Width Measurement Suppressing Pulse-Width Modulation and Within-Die Process Variation Effects," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E97-A, no.7, pp. 1461-1467, July 2014.

  8. 密山幸男,尾上孝雄,越智裕之,若林一敏, "耐ソフトエラー再構成可能アーキテクチャ," 日本信頼性学会誌, vol. 35, no. 8, p. 431, Dec. 2013.

  9. D. Alnajjar, H. Konoura, Y. Ko, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Implementing Flexible Reliability in a Coarse-grained Reconfigurable Architecture," IEEE Transactions on VLSI Systems, vol. 21, no. 12, pp. 2165-2178, Dec. 2013.

  10. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Impact of NBTI-Induced Pulse-Width Modulation on Set Pulse-Width Measurement," IEEE Transactions on Nuclear Science, vol. 60, no. 4, pp. 2630-2634, August 2013.

  11. T. Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Field Slack Assessment for Predictive Fault Avoidance on Coarse-Grained Reconfigurable Devices," IEICE Trans. on Information and Systems, vol. E96-D, no. 8, pp. 1624-1631, August 2013.

  12. T. Amaki, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "A Worst-Case-Aware Design Methodology for Noise-Tolerant Oscillator-Based True Random Number Generator with Stochastic Behavior Modeling," IEEE Transactions on Information Forensics and Security, vol. 8, no. 8, pp. 1331-1342, August 2013.

  13. D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Pvt-Induced Timing Error Detection Through Replica Circuits and Time Redundancy in Reconfigurable Devices," IEICE Electronics Express (ELEX), vol. 10, no. 5, pp.1-13, April 2013.

  14. 密山幸男,尾上孝雄,小野寺秀俊, "再構成可能ディペンダブルVLSIプラットホーム," 電子情報通信学会学会誌, vol. 96, no. 2, pp.95-99, Feb. 2013.

  15. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Adaptive Performance Compensation with In-Situ Timing Error Predictive Sensors for Subthreshold Circuits," IEEE Transactions on VLSI Systems, vol. 20, no. 2, pp.333-343, Feb. 2012.

  16. H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Stress Probability Computation for Estimating NBTI-Induced Delay Degradation," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E94-A, no.12, pp.2545-2553, Dec. 2011.

  17. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Neutron-Induced Soft Errors and Multiple Cell Upsets in 65-nm 10T Subthreshold SRAM," IEEE Transactions on Nuclear Science, vol. 58, no. 4, pp. 2097-2102, Aug. 2011.

  18. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Measurement Circuits for Acquiring Set Pulse Width Distribution with Sub-Fo1-Inverter-Delay Resolution," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E93-A, no.12, pp.2417-2423, Dec. 2010.

  19. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Transistor Variability Modeling and Its Validation with Ring-Oscillation Frequencies for Body-Biased Subthreshold Circuits," IEEE Trans. on VLSI Systems, vol.18, no.7, pp.1118-1129, July 2010.

  20. 密山幸男,高橋一真,今井林太郎,橋本昌宜,尾上孝雄,白川功, "メディア処理向け再構成可能アーキテクチャでの動画像復号処理の実現," 電子情報通信学会論文誌A, vol.J93-A, no.6, pp.397--413, June 2010.

  21. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Trade-Off Analysis between Timing Error Rate and Power Dissipation for Adaptive Speed Control with Timing Error Prediction," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol.E92-A, no.12, pp.3094--3102, Dec. 2009.

  22. K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "An Experimental Study on Body-Biasing Layout Style Focusing on Area Efficiency and Speed Controllability," IEICE Trans. on Electronics, vol.E92-C, no.2, pp.281--285, Feb. 2009.

  23. Y. Mitsuyama, K. Takahashi, R. Imai, M. Hashimoto, T. Onoye, and I. Shirakawa, "Area-Efficient Reconfigurable Architecture for Media Processing," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E91-A, no. 12, pp.3651-3662, Dec. 2008.

  24. 小谷章夫, 種村嘉高, 密山幸男, 朝井宣実, 中村安久, 尾上孝雄, "ポテンシャルエネルギーを用いた文字重心位置取得手法," 画像電子学会誌, vol. 35, no. 4, pp.296-305, July 2006.

  25. Y. Mitsuyama, M. Kimura, T. Onoye, I. Shirakawa, "Architecture of IEEE802.11i Cipher Algorithms for Embedded Systems," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, vol. E88-A, no. 4, pp.899-906, April 2005.

  26. 小谷章夫, 小山至幸, 密山幸男, 尾上孝雄, "低解像度表示デバイス向けフォント “LCFONT”の重心位置および可読性評価," 画像電子学会誌, vol. 32, no. 5, pp.621-628, Sept. 2003.

  27. Z. Andales, Y. Mitsuyama, T. Onoye, and I. Shirakawa, "A Novel Dynamically Reconfiguration Hardware-Based Cipher," 情報処理学会論文誌, vol. 42, no. 4, pp. 958-966, April 2001.

[ 国際会議等採択論文 ]

  1. T. Tanaka, I. Ikeno, R. Tsuruoka, T. Kuchiba, W. Liao, and Y. Mitsuyama, "Development of Autonomous Driving System using Programmable SoCs," in Proc. International Conference on Field-Programmable Technology (FPT 2019), pp. 453-456, Dec. 2019.

  2. Y. Mitsuyama, T. Asada, M. Eguchi, "Measurement of Performance Variation of FPGAs under Various Operating Conditions," in Proc. International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2018), pp. 129-132, July. 2018.

  3. T. Asada, M. Eguchi, and Y. Mitsuyama, "Performance Variation Measurement on Commercial FPGAs under various Operating Conditions," in Proc. IEEE Region 10 Conference (TENCON2016), pp.163--166, Nov. 2016.

  4. H. Hihara, A. Iwasaki, N. Tamagawa, M. Kuribayashi, M. Hashimoto, Y. Mitsuyama, H. Ochi, H. Onodera, H. Kanbara, K. Wakabayashi, and T. Sugibayashi, "Novel Processor Architecture for Onboard Infrared Sensors (Invited)," in Proc. SPIE Infrared Remote Sensing and Instrumentation XXIV, vol. 9973, August 2016.

  5. K. Yamamoto, T. Morioka, T. Inoue, M. Mori, and Y. Mitsuyama, "Performance Evaluation Platform for Programmable Interconnect Architecture Exploration," in Proc. 20th Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2016), pp.125--128, Oct. 2016.

  6. J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, R. Doi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, and M. Hashimoto, "A Highly-Dense Mixed Grained Reconfigurable Architecture with Overlay Crossbar Interconnect Using Via-Switch," in Proc. International Conference on Field Programmable Logic and Applications (FPL 2016), Aug. 2016.

  7. J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, R. Doi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, M. Hashimoto, "Highly-dense Mixed Grained Recon gurable Architecture with Via-switch," in Proc. IEEE/ACM Design Automation Conference (DAC 2016) Work-in-Progress (WIP) session, 100.2, June 2016.

  8. R. Doi, J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, and M. Hashimoto, "Highly-Dense Mixed Grained Reconfigurable Architecture with Via-Switch," ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU), March 2016.

  9. M. Hashimoto, D. Alnajjar, H. Konoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, K. Wakabayashi, T. Onoye, and H. Onodera, "Reliability-Configurable Mixed-Grained Reconfigurable Array Compatible with High-Level Synthesis," in Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 2015), pp. 14-15, Jan. 2015.

  10. Y. Mitsuyama, H. Onodera, "Variability and Soft-error Resilience in Dependable VLSI Platform," in Proc. Asian Test Symposium (ATS 2014), pp.45-50, Nov. 2014, (Invited).

  11. H. Konoura, D. Alnajjar, Y. Mitsuyama, H. Ochi, T. Imagawa, S. Noda, K. Wakabayashi, M. Hashimoto, and T. Onoye, "Mixed-Grained Reconfigurable Architecture Supporting Flexible Reliability and C-Based Design," in Proc. International Conference on ReConFigurable Computing and FPGAs (ReConFig 2013), Dec. 2013.

  12. D. Alnajjar, H. Konoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, S. Noda, K. Wakabayashi, M. Hashimoto, T. Onoye, and H. Onodera, "Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-To-Array Mapping and Its Radiation Testing," in Proc. IEEE Asian Solid-State Circuits Conference (A-SSCC 2013), pp. 313-316, Nov. 2013.

  13. D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "A Comparative Study on Static Voltage Over-Scaling and Dynamic Voltage Variation Tolerance with Replica Circuits and Time Redundancy in Reconfigurable Devices," in Proc. International Conference on ReConFigurable Computing and FPGAs (ReConFig 2012), Dec. 2012.

  14. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Impact of NBTI-Induced Pulse-Width Modulation on Set Pulse-Width Measurement," in Proc. European Conference on Radiation and Its Effects on Components and Systems (RADECS 2012), Sept. 2012.

  15. T. Kameda, H. Konoura, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "A Predictive Delay Fault Avoidance Scheme for Coarse-Grained Reconfigurable Architecture," in Proc. International Conference on Field Programmable Logic and Applications (FPL 2012), Aug. 2012.

  16. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "SET Pulse-Width Measurement Eliminating Pulse-Width Modulation and Within-Die Process Variation Effects," in Proc. International Reliability Physics Symposium (IRPS 2012), pp. SE1.1-SE1.6, April 2012.

  17. T. Kameda, H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "NBTI Mitigation by Giving Random Scan-In Vectors during Standby Mode," in Proc. International Workshop on Power And Timing Modeling, Optimization and Simulation (PATMOS 2011), pp.152-161, Sept. 2011.

  18. H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Implications of Reliability Enhancement Achieved by Fault Avoidance on Dynamically Reconfigurable Architecture," in Proc. International Conference on Field Programmable Logic and Applications (FPL 2011), pp.189-194, Sept. 2011.

  19. R. Harada, Y. Mitsuyama, M. Hashimoto, T. Onoye, "Neutron Induced Single Event Multiple Transients With Voltage Scaling and Body Biasing," in Proc. International Reliability Physics Symposium (IRPS), pp. 253-257, April 2011.

  20. D. Alnajjar, H. Kounoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "MTTF Measurement under Alpha Particle Radiation in a Coarse-Grained Reconfigurable Architecture with Flexible Reliability," in Proc. IEEE Workshop on Silicon Errors in Logic - System Effects (SELSE), March 2011.

  21. T. Amaki, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "A Design Procedure for Oscillator-Based Hardware Random Number Generator with Stochastic Behavior Modeling," in Proc. International Workshop on Information Security Applications (WISA), Aug. 2010.

  22. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Alpha-Particle-Induced Soft Errors and Multiple Cell Upsets in 65-nm 10T Subthreshold SRAM," in Proc. International Reliability Physics Symposium (IRPS 2010), pp.213-217, May 2010.

  23. H. Konoura, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Comparative Study on Delay Degrading Estimation Due to NBTI with Circuit/Instance/Transistor-Level Stress Probability Consideration," in Proc. International Symposium on Quality Electronic Design (ISQED 2010), pp.646-651, Mar. 2010.

  24. R. Harada, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Measurement Circuits for Acquiring SET Pulse Width Distribution with Sub-FO1-Inverter-Delay Resolution," in Proc. International Symposium on Quality Electronic Design (ISQED 2010), pp.839-844, Mar. 2010.

  25. H. Fuketa, M. Hashimoto, Y. Mitsuyama, T. Onoye, "Adaptive Performance Control with Embedded Timing Error Predictive Sensors for Subthreshold Circuits," in Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 2010), pp. 361-362, Jan. 2010.

  26. D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H. Ochi, T. Onoye, "Soft Error Resilient VLSI Architecture for Signal Processing," in Proc. IEEE International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS 2009), pp. 183-186, Dec. 2009.

  27. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Adaptive Performance Compensation with In-Situ Timing Error Prediction for Subthreshold Circuits," in Proc. IEEE Custom Integrated Circuits Conference (CICC 2009), pp. 215-218, Sept. 2009.

  28. D. Alnajjar, Y. Ko, T. Imagawa, H. Konoura, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H. Ochi, and T. Onoye, "Coarse-Grained Dynamically Reconfigurable Architecture with Flexible Reliability," in Proc. International Conference on Field Programmable Logic and Applications (FPL 2009), pp.186--192, Sept. 2009.

  29. K. Hamamoto, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Tuning-Friendly Body Bias Clustering for Compensating Random Variability in Subthreshold Circuits," in Proc. IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED 2009), pp.51--56, Aug. 2009.

  30. D. Alnajjar, Y. Ko, T. Imagawa, M. Hiromoto, Y. Mitsuyama, M. Hashimoto, H. Ochi, and T. Onoye, "A Coarse-Grained Dynamically Reconfigurable Architecture Enabling Flexible Reliability," in Proc. IEEE Workshop on System Effects of Logic Soft Errors (SELSE), Mar. 2009.

  31. Y. Ko, D. Alnajjar, Y. Mitsuyama, M. Hashimoto, and T. Onoye, "Coarse-Grained Dynamically Reconfigurable Architecture with Flexible Reliability," in Proc. 15th Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2009), pp.236--241, Mar. 2009.

  32. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Trade-off Analysis between Timing Error Rate and Power Dissipation for Adaptive Speed Control with Timing Error Prediction," in Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 2009), pp. 266-271, Jan. 2009.

  33. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Vth Variation Modeling and Its Validation with Ring Oscillation Frequencies for Body-biased Circuits and Subthreshold Circuits," in Proc. ICCAD Colocated Workshop on Test Structure Design for Variability Characterization, Nov. 2008.

  34. H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Correlation Verification between Transistor Variability Model with Body Biasing and Ring Oscillation Frequency in 90nm Subthreshold Circuits," in Proc. International Symposium on Low Power Electronics and Design (ISLPED2008), pp. 3-8, Aug. 2008.

  35. K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "Experimental Study on Body-Biasing Layout Style -- Negligible Area Overhead Enables Sufficient Speed Controllability --," in Proc. ACM Great Lake Symposium on VLSI (GLSVLSI 2008), pp. 387-390, May 2008.

  36. K. Hamamoto, H. Fuketa, M. Hashimoto, Y. Mitsuyama, and T. Onoye, "A Study on Body-Biasing Layout Style Focusing on Area Efficiency and Speed," in Proc. 14th Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2007), pp. 233-237, Oct 2007. (Outstanding Paper Award)

  37. A. Kotani, Y. Tanemura, Y. Mitsuyama, Y. Asai, Y. Nakamura, and T. Onoye, "Contour-Based Gravity Center Evaluation of Characters," in Proc. EUROMEDIA, pp. 15-20, April 2006.

  38. Y. Mitsuyama, R. Imai, K. Takahashi, T. Onoye, and I. Shirakawa, "Domain-Specific Reconfigurable Architecture for Media Processing," in Proc. 13th Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2006), pp. 322-327, April 2006.

  39. Y. Mitsuyama, R. Imai, K. Takahashi, T. Onoye, and I. Shirakawa, "An Approach for Area-Efficient Coarse-Grained Reconfigurable Architecture Dedicated to Media Processing," in Proc. International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2005), pp. 131-132, July 2005.

  40. Y. Mitsuyama, M. Kimura, T. Onoye, and I. Shirakawa, "Embedded Architecture of IEEE802.11i Cipher Algorithms," in Proc. IEEE International Symposium on Consumer Electronics (ISCE 2004) , pp. 241-246, Sept. 2004. (Best Paper Award)

  41. A. Kotani, Y. Asai, Y. Nakamura, S. Okada, N. Koyama, K. Yamane, Y. Okano, Y. Mitsuyama, T. Onoye, "Visibility Font Technology on High Resolution Color LCD "LCFONT.C"," in Proc. International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2003), pp. 535-538, July 2003.

  42. Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, "VLSI Architecture of Burst Mode Acceleration for 128-bit Block Ciphers," in Proc. IEEE International Symposium on Circuits and Systems (ISCAS 2002) , vol. II, pp. 344-347, May 2002.

  43. Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, "Burst Mode, A New Acceleration Mode for 128-bit Block Ciphers," in Proc. Custom Integrated Circuits Conference (CICC 2002), pp. 151-154, May 2002.

  44. Z. Andales, Y. Mitsuyama, T. Onoye, and I. Shirakawa, "System Performance Evaluation of High-Speed Mode for 128-bit Block Ciphers," in Proc. 10th Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI 2001), pp. 332-339, Oct. 2001.

  45. Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, "VLSI Implementation of High Performance Burst Mode for 128-bit Block Ciphers," in Proc. 14th Annual IEEE International ASIC/SoC Conference (ASIC/SoC 2001), pp. 3--7, Sept. 2001.

  46. Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, "VLSI Architecture of Dynamically Reconfigurable Hardware-Based Cipher," in Proc. IEEE International Symposium on Circuits and Systems (ISCAS 2001) , vol. IV, pp. 734--737, May 2001.

  47. Z. Andales, Y. Mitsuyama, T. Onoye, and I. Shirakawa, "A High Performance Burst Bode Approach for 128-bit Block Ciphers," in Proc. EUROMEDIA, pp. 146-150, April 2001.

  48. Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, "A Dynamically Reconfigurable Hardware-Based Cipher Chip," in Proc. Asia and South Pacific Design Automation Conference (ASP-DAC 2001), pp. 11--12, Jan. 2001.

  49. Y. Mitsuyama, Z. Andales, T. Onoye, and I. Shirakawa, "VLSI Implementation of Dynamically Reconfigurable Hardware-Based Cryptosystem," Symposium on VLSI Circuits Digest of Technical Papers, pp. 204-205, June 2000.

  50. Z. Andales, Y. Mitsuyama, T. Onoye, and I. Shirakawa, "CHAMELEON, A Dynamically Reconfigurable Hardware-Based Cryptosystem," in Proc. EUROMEDIA, pp. 90-94, May 2000.

  51. K. Asari, Y. Mitsuyama, T. Onoye, I. Shirakawa, H. Hirano, T. Honda, T. Otsuki, T. Baba, and T. Meng, "FeRAM Circuit Technology for System on a Chip," in Proc. The First NASA/DoD Workshop on Evolvable Hardware, pp. 193-197, July 1999.

  52. K. Asari, Y. Mitsuyama, T. Onoye, I. Shirakawa, H. Hirano, T. Honda, T. Otsuki, T. Baba, and T. Meng, "Multi-Mode and Multi-Level Technologies for FeRAM Embedded Reconfigurable Hardware," IEEE International Solid-State Circuits Conference (ISSCC 1999) Digest of Technical Papers, pp. 106-107, Feb. 1999.

[ 研究会等発表論文 ]

  1. 青野 遼, 長原 拓巳, 田中 知成, 池野 樹, 廖 望, 密山 幸男, "プログラマブルSoCを用いた小型自律走行車の構成検討," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2020-4, pp. 19-23, 2020年5月.

  2. 田中 知成, 廖 望, 密山 幸男, "FPGAを用いた自動運転システムにおけるソフトエラー評価の検討 ," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2020-6, pp. 31-35, 2020年5月.

  3. 兼本 一生, 岡林 由真, 風谷 亮太, 密山 幸男, "多オペランド積和演算の高効率化に関する一検討," 電気関係学会四国支部連合大会, 10-1, 2019年9月.

  4. 熊井 遼太, 密山 幸男, "プログラマブルSoCを用いたリアルタイム物体検出処理の実装," 電気関係学会四国支部連合大会, 10-9, 2019年9月.

  5. 田中 知成, 池野 樹, 鶴岡 陸, 口u 匠, 廖 望, 密山 幸男, "プログラマブルSoCを用いた自動運転システムの構成検討," 電気関係学会四国支部連合大会, 10-10, 2019年9月.

  6. 熊井遼太, 和田征也, 密山 幸男, "高位合成系による人検出処理のFPGA実装と評価," 電気関係学会四国支部連合大会, 10-1, 2018年9月.

  7. 氏原収悟, 密山幸男, "畳込みニューラルネットワーク向け重み量子化手法の検討," 情報処理学会研究報告(システムとLSIの設計技術研究会), 2018-SLDM-183, 2018年3月.

  8. 氏原収悟, 密山幸男, "深層学習を用いた画像認識処理における重み量子化のための評価環境構築," 電気関係学会四国支部連合大会, 10-1, 2017年9月.

  9. 高野雅之, 熊井遼太, 毛利真崇, 小松達也, 密山 幸男, "高位合成系による人検出処理のFPGA実装," 電気関係学会四国支部連合大会, 10-2, 2017年9月.

  10. 小松達也,密山幸男, "評価関数とパターンマッチングをゲーム木探索に適用したTRAXソルバの実装," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2016-39, pp. 75-80, 2016年9月.

  11. 山本浩平, 森岡俊樹, 井上智哉, 毛利真崇, 密山幸男, "再構成可能配線構造検討のためのアーキテクチャ評価環境," 情報処理学会研究報告(システムとLSIの設計技術研究会), 2016-SLDM-175, 2016年3月. (SLDM優秀発表学生賞)

  12. 榮口眞紀雄, 浅田尭志, 密山幸男, "商用FPGAの動作速度の負荷依存性に関する実験的評価," 電子情報通信学会 総合大会, D-18-1, 2016年3月.

  13. 毛利真崇, 密山幸男, "複数のFPGAを用いた粗粒度再構成可能アーキテクチャの動作検証環境構築," 電子情報通信学会 総合大会, D-18-2, 2016年3月.

  14. 榮口眞紀雄, 浅田尭志, 密山幸男, "商用FPGAのチップ間性能ばらつきに関する実験的評価," 電気関係学会四国支部連合大会, 10-1, 2015年9月.

  15. 小松達也, 密山幸男, "高位合成における文字列処理の高速化手法に関する一検討," 電気関係学会四国支部連合大会, 10-2, 2015年9月.

  16. 毛利真崇, 密山幸男, "複数のFPGAを用いた粗粒度再構成可能アーキテクチャのプロトタイプ実装," 電気関係学会四国支部連合大会, 10-19, 2015年9月.

  17. 井上智哉, 山本浩平, 毛利真崇, 密山幸男, "粗粒度再構成可能アーキテクチャのための評価環境開発," 電気関係学会四国支部連合大会, 10-20, 2015年9月.

  18. 檜原弘樹, 岩崎晃, 橋本昌宜, 越智裕之, 密山幸男, 小野寺秀俊, 神原弘之, 若林一敏, 杉林直彦, 竹中崇, 波田博光, 多田宗弘, "センサの知能化に適したプロセッサアーキテクチャの考察," 電子情報通信学会技術研究報告(ディペンダブルコンピューティング研究会), DC2015-8, 2015年4月.

  19. 浅田尭志, 密山幸男, "FPGA 動作速度の負荷依存性に関する実験的評価," 電子情報通信学会 総合大会, D-18-6, 2015年3月.

  20. 毛利真崇, 密山幸男, "粗粒度再構成可能アレイのFPGA 実装におけるループ構造問題解決法の検討," 電子情報通信学会 総合大会, D-18-7, 2015年3月.

  21. 森岡俊樹, 山本浩平, 密山幸男, "再構成可能アレイのための配線構造評価環境の構築," 電子情報通信学会 総合大会, D-18-8, 2015年3月.

  22. 森岡俊樹, 山本浩平, 密山幸男, "再構成可能配線構造検討のための性能評価環境の構築," 情報処理学会研究報告(システムとLSIの設計技術研究会), 2015-SLDM-170, 2015年3月. (SLDM優秀発表学生賞)

  23. 森岡俊樹, 密山幸男, "粗粒度再構成可能デバイスの配線構造に関する一検討," 電気関係学会四国支部連合大会, 10-14, 2014年9月.

  24. 毛利真崇, 密山幸男, "粗粒度再構成可能アーキテクチャのFPGAによるプロトタイプ設計," 電気関係学会四国支部連合大会, 10-15, 2014年9月.

  25. 浅田尭志, 密山幸男, "FPGA の負荷変動が動作速度に与える影響の測定," 電気関係学会四国支部連合大会, 10-16, 2014年9月.

  26. 密山幸男, "VLSIの柔軟な信頼性を実現する再構成可能アーキテクチャ," 情報処理学会関西支部 ものづくり基盤コンピューティングシステム研究会, 2014年 3月.(招待講演)

  27. 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, "動的部分再構成による故障回避に適した初期配置配線の検討," 情報処理学会研究報告(システムとLSIの設計技術研究会), 2014-SLDM-165, 2014年3月.

  28. 尾上孝雄, 橋本昌宜, 密山幸男, Dawood Alnajjar, 郡浦宏明, "VLSIの信頼性を向上させる再構成可能アーキテクチャ (Invited)," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), IEICE-RECONF2013-51, 2013年11月. (招待講演)

  29. 郡浦宏明, Dawood Alnajjar, 密山幸男, 越智裕之, 今川隆司, 野田真一, 若林一敏, 橋本昌宜, 尾上孝雄, "動作合成に対応した信頼性可変混合粒度再構成可能アーキテクチャの検討," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2013-8, pp. 41-46, 2013年5月.

  30. 天木健彦, 橋本昌宜, 密山幸男, 尾上孝雄, "確率的動作モデルを用いたオシレータベース真性乱数生成回路のワーストケース設計手法," 電子情報通信学会技術研究報告(VLSI設計技術研究会), VLD2012-154, pp. 99-104, 2013年3月.

  31. 郡浦宏明, 今川隆司, 密山幸男, 橋本昌宜, 尾上孝雄, "動的部分再構成による故障回避に関する一考察," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2012-59, pp. 71-76, 2012年11月.

  32. 原田諒,密山幸男, 橋本昌宜, 尾上孝雄, "中性子起因SEMTの電源電圧及び基板バイアス依存性測定," 電子情報通信学会技術研究報告(VLSI設計技術研究会), VLD2012-100, pp. 237-241, 2012年11月.

  33. 密山幸男, 奥畑宏之, 神原弘之, "SpaceWireインタフェースを搭載する粗粒度再構成可能システムの設計," 第56回宇宙科学技術連合講演会, JSASS-2012-4132, 2012年11月.

  34. 密山幸男, 奥畑宏之, 神原弘之, "粗粒度再構成可能アーキテクチャにおけるSpaceWire応用に関する一検討," 第55回宇宙科学技術連合講演会, JSASS-2011-4060, 2011年11月.

  35. 亀田敏広, 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, "スキャンパスを用いたNBTI劣化抑制に関する研究," 情報処理学会DAシンポジウム, pp. 201-206, 2011年 8月.

  36. 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, "動的再構成可能アーキテクチャによる故障回避機構の定量的信頼性評価," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2011-6, pp. 31-36, 2011年 5月.

  37. 天木健彦, 橋本昌宜, 密山幸男, 尾上孝雄, "確率的動作モデルを用いたオシレータベース物理乱数生成器の設計手法," 情報処理学会研究報告(システムLSI設計技術研究会), vol.2010-SLDM-147, no. 19. pp.1-6, 2010年11月.

  38. 原田諒, 密山幸男, 橋本昌宜, 尾上孝雄, "高時間分解能を実現するSETパルス幅測定回路の提案," 電子情報通信学会技術研究報告(VLSI設計技術研究会), VLD2010-55, pp. 77--82, 2010年 9月.

  39. 密山 幸男, "再構成可能アーキテクチャにおけるソフトエラー対策技術," 電子情報通信学会ソサイエティ大会, AT-1-5, 2010年 9月. (チュートリアル講演)

  40. 原田 諒, 更田 裕司, 密山 幸男, 橋本 昌宜, 尾上 孝雄, "α線起因ソフトエラー測定 -- SETパルス幅測定回路の提案および超低電圧SRAMのSEU耐性評価 --," LSIとシステムのワークショップ, pp. 212--214, 2010年 5月.

  41. 郡浦 宏明, Dawood Alnajjar, 高 永勲, 今川 隆司, 廣本 正之, 密山 幸 男, 橋本 昌宜, 越智 裕之, 尾上 孝雄, "柔軟な信頼性を実現する粗粒度再構成可能アーキテクチャ," LSIとシステムのワークショップ, pp. 191--193, 2010年 5月.

  42. 郡浦宏明, 密山幸男, 橋本昌宜, 尾上孝雄, "NBTIによる劣化予測におけるトランジスタ動作確率算出法の評価," 情報処理学会DAシンポジウム, pp. 55-59, 2009年 8月.

  43. 今川隆司, 廣本正之, 高永勲, Dawood Alnajjar, 密山幸男, 越智裕之, 佐藤高史, "柔軟な信頼性を実現する再構成可能アーキテクチャのための配置配線ツール," 情報処理学会DAシンポジウム, pp. 181-186, 2009年 8月.

  44. 天木健彦,橋本昌宜,密山幸男,尾上孝雄, "マルコフモデルによるオシレータサンプリング方式真性乱数生成器の乱数品質解析," 電子情報通信学会 第22回 回路とシステム(軽井沢)ワークショップ, pp. 474-479, 2009年 4月.

  45. 高 永勲, Dawood Alnajjar, 密山 幸男, 橋本 昌宜, 尾上 孝雄, "柔軟な信頼性を実現する粗粒度再構成可能アーキテクチャの検討," 電子情報通信学会技術研究報告(ディペンダブルコンピューティング研究会), DC2008-41, pp. 79-84, 2008年 11月.

  46. 更田 裕司, 橋本 昌宜, 密山 幸男, 尾上 孝雄, "タイミングエラー予告を用いた適応的速度制御におけるタイミングエラー 頻度と消費電力のトレードオフ解析," 情報処理学会 DAシンポジウム, pp. 217-222, 2008年 8月.

  47. 濱本 浩一, 更田裕司, 橋本昌宜, 密山幸男, 尾上孝雄, "基板バイアス印加レイアウト方式の面積効率と速度制御性の評価," 電子情報通信学会技術研究報告(VLSI設計技術研究会), VLD2008-27, pp. 75-79, 2008年 6月.

  48. 更田 裕司, 橋本 昌宜, 密山 幸男, 尾上 孝雄, "超低電力サブスレッショルド回路の耐ばらつき設計技術の研究," VDECデザイナーフォーラム2007, 2007年 9月.

  49. 山崎 聖一, 密山 幸男, 尾上 孝雄, "文字重心位置を利用した文字ストローク自動補正手法の検討," 電子情報通信学会ソサイエティ大会, A-20-13, 2007年 9月.

  50. 更田 裕司, 橋本 昌宜, 密山 幸男, 尾上 孝雄, "加算器を用いたsubthreshold回路の設計指針の検討," 電子情報通信学会 総合大会, A-3-17, 2007年3月.

  51. 濱本 浩一, 橋本 昌宜, 密山 幸男, 尾上 孝雄, "低電圧回路向け基板電位制御レイアウト方式の面積効率評価," 電子情報通信学会 総合大会, A-3-6, 2007年3月.

  52. 高橋 一真, 密山 幸男, 尾上 孝雄, 白川 功, "メディア処理向け小面積リコンフィギュラブルアーキテクチャ," 電子情報通信学会技術研究報告(リコンフィギャラブルシステム研究会), RECONF2006-51, pp. 43-48, 2006年 11月.

  53. 種村 嘉高, 山崎 聖一, 小谷 章夫, 密山 幸男, 尾上 孝雄, "視覚特性を考慮した文字の黒み推定に関する一検討," 電子情報通信学会技術研究報告(スマートインフォメディアシステム研究会), SIS2006-70, pp. 69-74, 2006年 11月.

  54. 高橋 一真, 密山 幸男, 尾上 孝雄, 白川 功, "メディア処理向け小面積リコンフィギュラブルアーキテクチャの設計," VDECデザイナーフォーラム2006, 2006年 9月.

  55. 小谷 章夫, 種村 嘉高, 朝井 宣美, 中村 安久, 大塚 正章, 密山 幸男, 尾上 孝雄, "文字重心位置評価手法とその可読性評価への応用," 電子情報通信学会技術研究報告(スマートインフォメディアシステム研究会) SIS2005-23, pp. 1-6, 2005年 9月.

  56. 小谷 章夫, 朝井 宣美, 中村 安久, 大塚 正章, 密山 幸男, 尾上 孝雄, "文字輪郭を用いた重心位置評価手法に関する一検討," 情報処理学会研究報告(ヒューマンインタフェース研究会), 2004-HI-111, pp. 63-70, 2004年 11月.

  57. 木村 基, 密山 幸男, 尾上 孝雄, 白川 功, "組込みシステム向け IEEE 802.11i 暗号処理回路の実装," 電子情報通信学会技術研究報告(集積回路研究会), ICD2004-129, pp. 49-54, 2004年 10月.

  58. 今井 林太郎, 密山 幸男, 尾上 孝雄, 白川 功, "メディア処理向けリコンフィギュラブルアーキテクチャに関する一検討," 電子情報通信学会 第4回リコンフィギャラブルシステム研究会論文集, pp. 33-40, 2004年 9月.

  59. 木村 基, 密山 幸男, 尾上 孝雄, 白川 功, "組込みシステム向け IEEE802.11i 暗号処理器のアーキテクチャ," 電子情報通信学会 第17回 回路とシステム(軽井沢)ワークショップ, pp. 217-222, 2004年 4月.

  60. 木村 基, 密山 幸男, 尾上 孝雄, 白川 功, "無線 LAN セキュリティ拡張規格向け暗号処理器のアーキテクチャ," 電子情報通信学会ソサイエティ大会, A-4-4, 2003年 9月.

  61. 密山 幸男, Zaldy Andales, 尾上 孝雄, 白川 功, "ブロック暗号の高速化暗号モードとそのVLSI化設計," 電子情報通信学会技術研究報告(回路とシステム研究会), CAS2001-41, pp. 89-94, 2001年 6月.

  62. 密山 幸男, Zaldy Andales, 尾上 孝雄, 白川 功, "A New Approach for 128-bit Block Ciphers," 電子情報通信学会 第14回 回路とシステム(軽井沢)ワークショップ, pp. 231-236, 2001年 4月.

  63. 密山 幸男, 岩永 信之, 尾上 孝雄, 白川 功, "Bluetooth スキャッタネットの構築手法と経路制御," 電子情報通信学会 総合大会, A-4-68, 2001年 3月.

  64. 密山 幸男, Zaldy Andales, 尾上 孝雄, 白川 功, "リコンフィギュラブルロジックを用いた暗号方式," 電子情報通信学会 基礎・境界ソサイエティ大会, A-4-42, 2000年 10月.

  65. 密山 幸男, Zaldy Andales, 尾上 孝雄, 白川 功, "リコンフィギュラブルロジックを用いたハードウェア実装向き暗号方式," 電子情報通信学会 第13回 回路とシステム(軽井沢)ワークショップ, pp. 367-372, 2000年 4月.

  66. Zaldy Andales, 密山 幸男, 浅利 康二, 尾上 孝雄, 白川 功, "An Approach to Dynamically Reconfigurable Hardware-Based Cryptosystems," 電子情報通信学会技術研究報告(回路とシステム研究会), CAS99-63, pp. 7-13, 1999年 9月.

  67. 密山 幸男, 浅利 康二, 尾上 孝雄, 白川 功, 馬場 孝明, 大槻 達男, "強誘電体メモリを用いた Reconfigurable Logic とその性能評価," 電子情報通信学会技術研究報告(集積回路研究会), ICD98-120, pp. 53-58, 1998年 8月.

[ 著書 ]

  1. 天野英晴編, "FPGAの原理と構成," 第4章, オーム社, 2016年4月(ISBN978-4-274-21864-4)

  2. Shojiro Asai (Ed.), "VLSI Design and Test for Systems Dependability," Chapter 3.4 and Chapter 27, Springer (ISBN 978-443-15-6592-5)

  3. Hideharu Amano (Ed.), "Principles and Structures of FPGAs," Chapter 4, Springer, Sept. 2018 (ISBN 978-981-13-0824-6)

[ 受賞等 ]

[ 指導学生の受賞等 ]

[ 研究助成 ]




Yukio MITSUYAMA